• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明提供一種含高介電常數金屬閘極結構之半導體元件的製造方法。提供一包含虛置閘極結構(例如犧牲多晶矽閘極)的基材，一第一及第二硬罩幕層位於此虛置閘極結構上方。在一實施例中，一應變區形成在此基材上。在形成此應變區之後，移除此第二硬罩幕層。形成一源/汲極區，接著在此基材上形成一層間介電層(ILD)。在進行一化學機械研磨(CMP)製程平坦化此層間介電層時，可用此第一硬罩幕層作為停止層。此化學機械研磨製程可持續進行以移除此第一硬罩幕層。移除此虛置閘極結構並形成一金屬閘極。
    公开号:TW201320166A
    申请号:TW101150030
    申请日:2009-05-13
    公开日:2013-05-16
    发明作者:Shun-Jang Liao；Sheng-Chen Chung；Kong-Beng Thei；Harry Chuang
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L21-00
    专利说明:
    半導體元件的製造方法
    本發明係有關於一種IC電路元件，且特別是有關於一種高介電常數金屬閘極結構及一種IC電路元件的形成方法。
    隨著積體電路尺寸不斷的減小，半導體工業已試著使用許多方法來滿足其需求。其中一種方法即為使用高介電常數材料作為閘極電極。高介電常數閘極介電質為包含介電常數較傳統閘極介電質(例如二氧化矽)高的介電材料。高介電常數閘極介電質可在相似的等效氧化層厚度(EOT)下提供一較厚的閘極介電層(例如相對於二氧化矽)。此較厚的介電層可加強可靠度及有較低的漏電流(leakage currents)。在半導體製造的最近趨勢為使用金屬閘極技術。金屬閘極的電阻可低於傳統多晶矽閘極，且可與位於其下方的高介電常數介電質相容。
    然而，使用高介電常數介電質加上金屬閘極結構的製程面臨了挑戰。“後閘極”(gate last)製程的發展可用於減少最後閘極結構損壞的風險，例如在高溫製程中形成閘極堆疊。一後閘極製程包含在基材上形成虛置閘極結構(dummy gate structure)，此虛置閘極結構包含可被金屬閘極結構替換的犧牲閘極結構。然而，仍然有許多問題存在於後閘極製程中，例如關於在閘極之間的化學機械研磨(CMP)製程及層間介電層(ILD)的沉積(例如減少空洞)。
    因此，業界需要的是一形成閘極結構的改良方法。
    在一實施例中，本發明提供一種半導體元件的製造方法，包含：提供一基材，其上設置有一虛置閘極結構(dummy gate structure)；形成一硬罩幕層於該虛置閘極結構上；沉積一介電層；平坦化該介電層並使用該硬罩幕層作為一停止層；及移除該硬罩幕層。
    在另一實施例中，本發明提供提供一種半導體元件的製造方法，包含：提供一基材，其上設置有一虛置閘極結構；形成一第一及一第二硬罩幕層於該虛置閘極結構上；形成一應變區(strained region)於該虛置閘極結構旁；在形成該應變區後移除該第二罩幕層；在移除該第二罩幕層後，於該應變區中形成一源極及一汲極區；沉積一介電層；及使用該第一硬罩幕層作為一停止層來移除至少一部份該介電層。
    在一實施例中，本發明提供一種半導體元件的製造方法，包括：形成一犧牲多晶矽閘極於一基材上，其中在該基材上形成該犧牲多晶矽閘極包含使用一第一及一第二硬罩幕層至少其一來圖案化該犧牲多晶矽層；形成一源極及一汲極區於該犧牲多晶矽閘極旁；形成一接觸點於該源極及該汲極區上，其中該接觸點的形成包含使用該第一及該第二硬罩幕層至少其一來防止矽化物形成在該犧牲多晶矽閘極上。
    為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
    以下將先說明在一基材上形成半導體元件的製程，且特別是有關於形成閘極結構的說明。在本說明書的各種例子中可能會出現重複的元件符號以便簡化描述，但這不代表在各個實施例及/或圖示之間有何特定的關連。再者，當提到某一層在另一層“之上”或“上方”，可代表兩層之間直接接觸或中間更插有其他元件或膜層。
    第1圖顯示本發明提供一實施例形成閘極電極的方法100。第2圖至第9圖為依照第1圖之製造步驟相對應的製程剖面示意圖。方法100可包含部分或完整之積體電路的製程，包含靜態隨機存取記憶體(Static Random Access Memory；SRAM)及/或其他邏輯電路、被動元件例如電阻、電容及電感(inductor)，及主動元件例如P通道場效電晶體(P-channel field effect transistor；PFET)、N通道場效電晶體(N-channel field effect transistor；NFET)，金氧半場效電晶體(MOSFET)、互補型金氧半場效(CMOS)電晶體、雙極電晶體(bipolar transistors)、高功率電晶體(high voltage transistor)、高頻電晶體(high frequency transistors)、其他記憶胞(memory cells)或其他合適的元件。本方法100包含一後閘極(gate last)製程用以製造高介電常數金屬閘極結構。
    本方法100之起始步驟102為提供一基材例如晶圓。此基材包含一虛置閘極結構形成於其上。第一及第二硬罩幕層形成在此虛置閘極結構上。此虛置閘極結構可為在一後閘極(金屬閘極)製程中所形成之犧牲多晶矽閘極結構。在一實施例中，此第一硬罩幕層包含氮化矽。在一實施例中，此第二硬罩幕層包含一氧化物(例如氧化矽)。此第一及/或第二硬罩幕層可在形成虛置閘極結構時作為罩幕的元件(例如圖案化)。例如，可沉積一多晶矽層，然後形成第一硬罩幕層及第二硬罩幕層於此多晶矽層上。可藉由像是旋轉塗佈光阻、圖案化此光阻、蝕刻此光阻以提供圖案、使用此光阻圖案作為罩幕來圖案化此第一硬罩幕層及/或第二硬罩幕層(例如蝕刻或其他合適處理方式)。
    第2圖顯示提供一基材202。在一實施例中，此基材202包含一晶體結構的矽基材(例如晶圓)。此基材202可包含各種習知且依照需求設計配置的摻質(dopant)，例如p型基材或n型基材。在另一些實施例中，此基材202可包含其他元素半導體例如鍺及鑽石。或者，此基材202可包含化合物半導體例如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)。此外，此基材202可包含一磊晶層(epitaxial layer；epi layer)，其可藉由應變效應以增進效能，及/或包含絕緣層上覆矽(Silicon on Insulator；SOI)結構。此基材202包含多個隔離區域，例如淺溝槽隔離(STI)結構204。此淺溝槽隔離(STI)結構204定義出第一元件區域206及第二元件區域208。淺溝槽隔離(STI)結構204可包含氧化矽、氮化矽、氮氧化矽、含氟摻雜矽玻璃(FSG)及/或一低介電常數材料。除了淺溝槽隔離(STI)之外，其他的隔離方法及/或元件也可適用。此淺溝槽隔離結構204可使用像是反應式離子蝕刻(reactive ion etch；RIE)的製程形成溝槽，接著將此溝槽填滿介電材料然後進行化學機械研磨(CMP)製程。
    在一實施例中，此第一元件區域206包含一PMOS元件區域及此第二元件區域包含一NMOS元件區域，不過有可能是任何結構。虛置閘極結構210係設置在基材202上。此虛置閘極結構210可包含多晶矽。此虛置閘極結構210可使用像是沉積、微影技術(photolithography)(例如使用光阻圖案化)、蝕刻及/或其他合適製程來形成。此虛置閘極結構210可藉由使用硬罩幕層212及/或214作為罩幕元件來形成(例如圖案化)。
    多個膜層可位於虛置閘極結構210之下方，包含像是界面層、閘極介電層、蓋層及/或其他合適的膜層。界面層可包含矽、氧及/或氮。在一實施例中，此界面層為二氧化矽。界面層可用原子層沉積(ALD)或其他合適的製程形成。閘極介電層包含一高介電常數材料。在一實施例中，此高介電常數介電材料包含氧化鉿(HfO2)。在其他例子中，此高介電常數介電質包含HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或前述之組合，及/或其他合適的材料。一蓋層可形成在此閘極介電層上。此蓋層可包含一金屬氧化物層，例如La2O3、DyO、Al2O3及/或其他合適材料。在一實施例中，蓋層可對隨後形成之金屬閘極的功函數造成影響。
    第2圖顯示第一硬罩幕層212及第二硬罩幕層214設置在虛置閘極結構210上。在一實施例中，此第一硬罩幕層212包含氮化矽。在一實施例中，此第二硬罩幕層214包含一氧化物。
    步驟104為在基材中形成一應變區(strained region)。此應變區可增加基材中電子或電洞的遷移率。因此，可增進與此應變區相連之元件的效能。在一實施例中，一應變區形成在一元件(例如一PMOS元件)的源/汲極區中。此應變區可包含鍺化矽(SiGe)區。此鍺化矽區可用磊晶成長製程來形成。此應變區可鄰近虛置閘極且與其間隔一段距離。虛置間隔元件可用於控制此應變區的位置。
    第3圖顯示虛置間隔元件302形成在基材202上。虛置間隔元件及罩幕層304可保護此元件區域208。此罩幕層304可與虛置間隔元件302同時形成且大抵與虛置間隔元件302相同。虛置間隔元件302可形成在此包含虛置閘極結構210(及下方膜層)的閘極結構之兩側。此虛置元件302可由氧化矽、氮化矽、氮氧化矽、碳化矽、氟摻雜玻璃(FSG)、低介電常數材料或前述之組合，及/或其他合適材料形成。虛置間隔元件302可擁有一多層結構，例如包含一或多個襯層(liner layers)。這些襯層可包含一介電材料，像是二氧化矽、氮化矽及/或其他合適材料。虛置間隔元件302的形成方法包含沉積適當的介電材料及對此材料做一非等向性蝕刻以形成虛置間隔元件302的輪廓。
    應變區306為形成在基材202中(例如在基材中沒有被罩幕層304及虛置間隔元件302遮蓋的區域)。此應變區306包含鍺化矽，例如磊晶的鍺化矽。以第3圖所示為例，虛置隔離元件302確保了應變區306與虛置閘極結構210的隔離；此應變區306大抵沿著此虛置隔離元件的邊緣對齊。在一實施例中，此應變區306提供一應變區讓第一區域206中的一PMOS元件的源/汲極可在此形成。可犧牲此虛置間隔元件302(例如在應變區306成長後將其移除)。
    步驟106接著為移除一罩幕層，例如從基材中移除在步驟102形成的第二硬罩幕層。在一實施例中，可移除一包含氧化物的硬罩幕層。可用濕蝕刻製程或乾蝕刻製程(例如RIE，電漿蝕刻)及/或其他合適製程將此硬罩幕層移除。第4圖顯示將第3圖中虛置間隔元件302(及罩幕層304)移除後的結構。第二硬罩幕層214也已被移除。閘極結構400包含此虛置閘極結構210及硬罩幕層212。因此，此閘極結構400可包含一縮減的高度(相對於第2圖及第3圖所描述之閘極結構，係包含虛置閘極結構210、硬罩幕層212及硬罩幕層214)。
    步驟108為形成源極及汲極區。可依照電晶體結構的需求來佈植P型或N型的摻質或雜質進入基材中以形成此源/汲極區。此源/汲極元件可使用包括微影技術(photolithography)、離子佈植、擴散及/或其他合適製程形成。步驟108可包含下列所述的一或多個製程。
    步驟108可起始於形成輕摻雜汲極(low dose drain；LDD)區。此輕摻雜汲極區可藉由佈植摻質進入鄰近於閘極結構的基材中來形成。依方法100所製造之閘極結構，其高度在此可為一縮減後的高度。此縮減後的高度可減少進行輕摻雜汲極(LDD)佈植時的遮影效應(shadow effect)。
    進行輕摻雜汲極(LDD)佈植之後，步驟108可包含形成間隔元件。此間隔元件可形成在虛置閘極結構之兩側且遮蓋基材中的輕摻雜汲極部分。在此間隔物形成後，可進行源極及汲極的佈植。此源極及汲極的形成可包含使用一或多種的摻質進行離子佈植，例如使用硼、磷及/或其他合適的摻質。
    第5圖顯示間隔物502可在進行輕摻雜汲極(LDD)佈植之後(如果有)形成於基材上。此間隔物502可形成在此包含虛置閘極結構210(及下方膜層)的閘極結構之兩側。此間隔物可由氧化矽、氮化矽、碳化矽、氟摻雜矽玻璃(FSG)、低介電常數材料或前述之組合及/或其他合適材料形成。此間隔物502可擁有一多層結構，例如包含一或多個襯層。這些襯層可包含一介電材料，例如氧化矽、氮化矽及/或其他合適材料。間隔物502的形成方法包含沉積適當的介電材料及對此材料做一非等向性蝕刻以形成間隔物502的輪廓。汲/源極區504/506(例如源/汲極佈植提供在基材中的摻雜區域)設置在基材202中，大抵對齊間隔物502。在PMOS元件中，此源/汲極區504可包含硼或其他合適的P型摻質。在NMOS元件中，此源/汲極區506可包含磷、砷或其他合適的N型摻質。值得注意的是，此源/汲極區佈植504與設置於基材中202的區域206中的一元件相關，且該元件至少部分位於應變區306中。
    步驟108可包含形成設置在此源/汲極區上的接觸元件。此接觸點(contacts)可包含矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鉭(tantalum silicide)、矽化鈦(titanium silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)、矽化鈀(palladium silicide)或前述之組合。依第6圖所示為例，接觸點602為設置在此基材上並且與汲/源極區504/506相接觸。在一實施例中，此接觸點602包含矽化鎳。可藉由一自對準矽化(salicide)製程使此接觸點602形成在源/汲極區域504及/或506上。硬幕罩層212可防止矽化物形成在虛置閘極結構210上。
    步驟110為在基材上形成層間介電層(ILD)。可用層間介電層材料進行沉積以形成一覆蓋層。化學機械研磨(CMP)製程可用於平坦化此層間介電層。在一實施例中，第一硬罩幕層(在第2圖中所述)可用於作為此CMP製程的停止層。第7圖為顯示為層間介電層702的形成。此介電層702可用可由化學氣相沉積(CVD)、高密度電漿CVD、旋塗(spin-on)、濺鍍(sputtering)或其他合適方法形成。此介電層可包含氧化矽、氮氧化矽或一低介電常數材料。在一實施例中，此介電層702為一高密度電漿(high density plasma；HDP)介電質。硬罩幕層212可用於作為化學機械研磨(CMP)製程的停止層以提供此介電層702。在一實施例中，此硬罩幕層212包含氮化矽。值得注意的是閘極結構400包含虛置閘極結構212及硬罩幕層212，而此閘極結構的高度可降低兩個閘極結構之間的開口之深寬比(例如在基材202中，區域206的閘極與區域208的閘極之間的間隙)。因此，可使介電層702填充間隙的效果較佳(例如減少空洞)。
    步驟112為移除第一硬幕罩層。在一實施例中，可繼續使用如步驟110所述之化學機械研磨(CMP)製程將第一硬幕罩層移除(過研磨步驟)。以第8圖所示為例，部分的介電層702被移除後，此介電層702與虛置閘極結構210共平面。第一硬幕罩層已被移除。
    步驟114為形成一金屬閘極結構。如步驟102所述之虛置閘極結構將從基材上移除。此虛置閘極結構可用濕蝕刻、乾蝕刻(例如RIE、電漿蝕刻)及/或其他合適製程來移除。第9圖所顯示為移除虛置閘極結構210而留下溝槽902。金屬閘極可形成在此溝槽902中。
    此金屬閘極可包含一或多層，係包含鈦、氮化鈦(TiN)、氮化鉭(TaN)、鉭、碳化鉭(TaC)、氮矽化鉭(TaSiN)、鎢、氮化鎢(WN)、氮化鉬(MoN)、氮氧化鉬(MoON)、氧化釕(RuO2)或前述之組合。此閘極可包含一或多層，可由物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍(plating)及/或其他合適製程形成。在一些實施例中，此金屬材料可包含沉積P型金屬材料及N型金屬材料。P型金屬材料成分可包含例如釕、鈀、鉑、鈷、鎳、導電金屬氧化物及/或其他合適材料。N型金屬材料成分包含例如鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如碳化鉿、碳化鋯、碳化鉿、碳化鈦、碳化鋁)、鋁化物(aluminides)及/或其他合適材料。在一實施例中，一金屬閘極形成在基材202中區域208的溝槽902內並包含N型金屬。在一實施例中，一金屬閘極形成在基材202中區域206的溝槽902內並包含P型金屬。除了功函數金屬之外亦可沉積其他材料例如填充金屬，可包含氮化鈦、鎢、鈦、鋁、鉭、氮化鉭、鈷、銅、鎳及/或其他合適材料。此金屬閘極可包含及/或位於蓋層、閘極介電層、界面層及/或其他合適的膜層之上。
    在一些實施例中，方法100可繼續更進一步的製程步驟，像是形成內連線、蓋層及/或其他合適的元件。
    綜上所述，本發明提供了使用後閘極製程製造金屬閘極結構的方法。本方法使用虛置閘極結構使層間介電層對間隙的填充效果較佳。此虛置閘極堆疊也包含一高度用以防止在進行佈植製程(例如輕摻雜汲極；LDD)的遮影效應(shadow effect)。本方法也可防止矽化物形成在虛置閘極結構上(例如在犧牲多晶矽上)。矽化物的成長可能會使化學機械研磨(CMP)在平坦化層間介電層時造成問題。最後，本方法以硬罩幕層作為化學機械研磨(CMP)製程在平坦化層間介電層時之良好的停止層。
    雖然本發明已以數個較佳實施如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    202‧‧‧基材
    204‧‧‧淺溝槽隔離(STI)結構
    206‧‧‧第一元件區域
    208‧‧‧第二元件區域
    210‧‧‧虛置閘極結構
    212‧‧‧第一硬罩幕層
    214‧‧‧第二硬罩幕層
    302‧‧‧虛置間隔元件
    306‧‧‧應變區
    400‧‧‧閘極結構
    502‧‧‧間隔物
    504‧‧‧含P型摻質之源/汲極區
    506‧‧‧含N型摻質之源/汲極區
    602‧‧‧接觸點
    702‧‧‧層間介電層
    902‧‧‧溝槽
    第1圖為一實施例之流程圖，用以說明形成一閘極結構的方法。
    第2~9圖為一系列與第1圖之流程步驟相對應之半導體元件剖面圖。
    202‧‧‧基材
    206‧‧‧第一元件區域
    208‧‧‧第二元件區域
    210‧‧‧虛置閘極結構
    212‧‧‧第一硬罩幕層
    306‧‧‧應變區
    504‧‧‧含P型摻質之源/汲極區
    506‧‧‧含N型摻質之源/汲極區
    602‧‧‧接觸點
    702‧‧‧層間介電層
    权利要求:
    Claims (6)
    [1] 一種半導體元件的製造方法，包含：提供一基材，其上設置有一虛置閘極結構(dummy gate structure)；形成一硬罩幕層於該虛置閘極結構上；在該硬罩幕層上形成一氧化物罩幕層；在該基材上形成一應變區，接著移除該氧化物罩幕層；沉積一介電層；平坦化該介電層並使用該硬罩幕層作為一停止層；及移除該硬罩幕層。
    [2] 如申請專利範圍第1項所述之半導體元件的製造方法，其中該基材包含一高介電常數閘極介電層位於該虛置閘極之下。
    [3] 如申請專利範圍第1項所述之半導體元件的製造方法，更包含：移除該虛置閘極以形成一溝槽；及在該溝槽中形成一金屬閘極電極。
    [4] 如申請專利範圍第1項所述之半導體元件的製造方法，其中該硬罩幕層的形成包含形成一氮化矽層。
    [5] 如申請專利範圍第1項所述之半導體元件的製造方法，更包含：圖案化一多晶矽層以形成該虛置閘極結構，其中該多晶矽層的圖案化包含使用該硬罩幕層及該氧化物罩幕層作為罩幕元件。
    [6] 如申請專利範圍第1項所述之半導體元件的製造方法，其中該硬罩幕層的移除包含在平坦化該介電層時進行一過研磨(over-polish)步驟。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI534870B|2016-05-21|半導體元件的製造方法
    US9472636B2|2016-10-18|Cost-effective gate replacement process
    US9257349B2|2016-02-09|Method of scavenging impurities in forming a gate stack having an interfacial layer
    US9406776B2|2016-08-02|High temperature gate replacement process
    TWI489589B|2015-06-21|製造半導體裝置的方法
    TWI462187B|2014-11-21|半導體元件及其製造方法
    US8624327B2|2014-01-07|Integrated semiconductor structure for SRAM and fabrication methods thereof
    US9691876B2|2017-06-27|Enhanced gate replacement process for high-K metal gate technology
    TWI406331B|2013-08-21|半導體裝置及其製造方法
    US8278196B2|2012-10-02|High surface dopant concentration semiconductor device and method of fabricating
    TWI440163B|2014-06-01|半導體元件及其製造方法
    US20140246712A1|2014-09-04|Integrated circuit metal gate structure having tapered profile
    US20140248752A1|2014-09-04|Method for fabricating semiconductor device having spacer elements
    US8609484B2|2013-12-17|Method for forming high-K metal gate device
    JP5689266B2|2015-03-25|ＰＦＥＴチャネルＳｉＧｅを有する金属ゲート及び高ｋ誘電体デバイス
    US20050048725A1|2005-03-03|Semiconductor device and manufacturing method thereof
    US9070624B2|2015-06-30|Semiconductor device including polysilicon resistor and metal gate resistor and methods of fabricating thereof
    US8860151B2|2014-10-14|Semiconductor device having a spacer and a liner overlying a sidewall of a gate structure and method of forming the same
    TWI390640B|2013-03-21|半導體製造方法
    同族专利:
    公开号 | 公开日
    US8372706B2|2013-02-12|
    TWI534870B|2016-05-21|
    US20110312141A1|2011-12-22|
    CN101673676A|2010-03-17|
    TWI408735B|2013-09-11|
    US8008145B2|2011-08-30|
    TW201011815A|2010-03-16|
    US20100062577A1|2010-03-11|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    US6797572B1|2003-07-11|2004-09-28|Advanced Micro Devices, Inc.|Method for forming a field effect transistor having a high-k gate dielectric and related structure|
    US7056782B2|2004-02-25|2006-06-06|International Business Machines Corporation|CMOS silicide metal gate integration|
    US7902058B2|2004-09-29|2011-03-08|Intel Corporation|Inducing strain in the channels of metal gate transistors|
    US7569443B2|2005-06-21|2009-08-04|Intel Corporation|Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate|
    JP2007258267A|2006-03-20|2007-10-04|Toshiba Corp|半導体装置及びその製造方法|
    US7494884B2|2006-10-05|2009-02-24|Taiwan Semiconductor Manufacturing Company, Ltd.|SiGe selective growth without a hard mask|
    US7799630B2|2008-01-23|2010-09-21|United Microelectronics Corp.|Method for manufacturing a CMOS device having dual metal gate|
    US7888195B2|2008-08-26|2011-02-15|United Microelectronics Corp.|Metal gate transistor and method for fabricating the same|US8034692B2|2009-10-20|2011-10-11|International Business Machines Corporation|Structure and method for manufacturing asymmetric devices|
    US8497210B2|2010-10-04|2013-07-30|International Business Machines Corporation|Shallow trench isolation chemical mechanical planarization|
    CN102479721B|2010-11-30|2014-05-07|中芯国际集成电路制造有限公司|晶体管及其形成方法|
    TWI493603B|2011-02-23|2015-07-21|United Microelectronics Corp|具有金屬閘極之半導體元件之製作方法|
    US8338242B2|2011-03-31|2012-12-25|Taiwan Semiconductor Manufacturing Company, Ltd.|Backside bevel protection|
    US8409960B2|2011-04-08|2013-04-02|Micron Technology, Inc.|Methods of patterning platinum-containing material|
    US20120282783A1|2011-05-03|2012-11-08|Jui-Chen Chang|Method for fabricating high-k dielectric layer|
    US8637931B2|2011-12-27|2014-01-28|International Business Machines Corporation|finFET with merged fins and vertical silicide|
    CN103187259B|2011-12-31|2016-04-13|中芯国际集成电路制造有限公司|一种互补结型场效应晶体管c-JFET器件及其后栅极的制造方法|
    CN103187310B|2011-12-31|2017-03-15|中芯国际集成电路制造有限公司|一种互补结型场效应晶体管c‑JFET器件及其后栅极的制造方法|
    US9034701B2|2012-01-20|2015-05-19|International Business Machines Corporation|Semiconductor device with a low-k spacer and method of forming the same|
    US8969922B2|2012-02-08|2015-03-03|Taiwan Semiconductor Manufacturing Company, Ltd.|Field effect transistors and method of forming the same|
    CN103295965B|2012-03-02|2015-11-25|中芯国际集成电路制造有限公司|半导体结构的制作方法|
    CN103311184B|2012-03-12|2015-11-25|中芯国际集成电路制造有限公司|晶体管的形成方法，cmos的形成方法|
    US9111746B2|2012-03-22|2015-08-18|Tokyo Electron Limited|Method for reducing damage to low-k gate spacer during etching|
    CN103681274B|2012-09-12|2016-12-28|中国科学院微电子研究所|半导体器件制造方法|
    US9337103B2|2012-12-07|2016-05-10|Taiwan Semiconductor Manufacturing Co., Ltd.|Method for removing hard mask oxide and making gate structure of semiconductor devices|
    US20140210011A1|2013-01-31|2014-07-31|Globalfoundries Inc|Dual Silicide Process|
    CN104810265A|2014-01-28|2015-07-29|中芯国际集成电路制造有限公司|半导体器件的形成方法|
    US9401416B2|2014-12-04|2016-07-26|Globalfoundries Inc.|Method for reducing gate height variation due to overlapping masks|
    US9548314B1|2015-11-19|2017-01-17|Nxp Usa, Inc.|Method of making a non-volatile memorywith trap-up reduction|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US9584408P| true| 2008-09-10|2008-09-10||
    US12/270,466|US8008145B2|2008-09-10|2008-11-13|High-K metal gate structure fabrication method including hard mask|
    [返回顶部]